基于Altera系列芯片lvds接口的FPGA设计，Verilog源码

文件列表：
├LVDS的应用的Verilog HDL例子程序(由Altera公司提供)
│  ├sim
│  │  ├comp_altera_lib.do
│  │  ├comp_gate.do
│  │  ├diff_io_top.vo
│  │  ├diff_io_top_v.sdo
│  │  ├gate_sim.do
│  │  ├stratix
│  │  │  ├@p@r@i@m_@d@f@f@e
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├and1
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├and16
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├b17mux21
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├b5mux21
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├bmux21
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├dffe
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├latch
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├mux21
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├m_cntr
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├nmux21
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├n_cntr
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├scale_cntr
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_asynch_io
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_asynch_lcell
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_crcblock
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_io
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_io_register
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_jtag
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_lcell
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_lcell_register
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_lvds_receiver
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_lvds_rx_parallel_register
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_lvds_transmitter
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_lvds_tx_out_block
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_lvds_tx_parallel_register
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_mac_mult
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_mac_mult_internal
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_mac_out
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_mac_out_internal
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_mac_register
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_pll
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_ram_block
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_ram_internal
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_ram_register
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├stratix_rublock
│  │  │  │  ├verilog.asm
│  │  │  │  ├_primary.dat
│  │  │  │  ├_primary.vhd
│  │  │  ├_info
│  │  ├testbench.v
│  ├src
│  │  ├Diff_io_top.v
│  │  ├lvds_rx.v
│  │  ├lvds_tx.v
│  │  ├mult.v

基于Altera系列芯片lvds接口的FPGA设计，Verilog源码.rar (434.22 KB, 下载次数: 0, 售价: 10 积分)

2024-12-26 02:13 上传

点击文件名下载附件