FPGA模拟实现的交通灯控制系统，语言为Verilog，环境为QurtursII，默认情况下按预先设

FPGA模拟实现的交通灯控制系统，语言为Verilog，环境为QurtursII，默认情况下按预先设定的时间进行倒计时，支持人工控制模式让某一方向信号灯常亮。信号灯采用LED代替。

文件列表：
├文件夹1：[Traffic_Light]
│  ├(1)contral.v
│  ├(2)contral.v.bak
│  ├文件夹1：[db]
│  │  ├(1)logic_util_heursitic.dat
│  │  ├(2)prev_cmp_traffic_light.qmsg
│  │  ├(3)traffic_light.(0).cnf.cdb
│  │  ├(4)traffic_light.(0).cnf.hdb
│  │  ├(5)traffic_light.(1).cnf.cdb
│  │  ├(6)traffic_light.(1).cnf.hdb
│  │  ├(7)traffic_light.(2).cnf.cdb
│  │  ├(8)traffic_light.(2).cnf.hdb
│  │  ├(9)traffic_light.(3).cnf.cdb
│  │  ├(10)traffic_light.(3).cnf.hdb
│  │  ├(11)traffic_light.(4).cnf.cdb
│  │  ├(12)traffic_light.(4).cnf.hdb
│  │  ├(13)traffic_light.amm.cdb
│  │  ├(14)traffic_light.asm.qmsg
│  │  ├(15)traffic_light.asm.rdb
│  │  ├(16)traffic_light.cbx.xml
│  │  ├(17)traffic_light.cmp.bpm
│  │  ├(18)traffic_light.cmp.cbp
│  │  ├(19)traffic_light.cmp.cdb
│  │  ├(20)traffic_light.cmp.hdb
│  │  ├(21)traffic_light.cmp.kpt
│  │  ├(22)traffic_light.cmp.logdb
│  │  ├(23)traffic_light.cmp.rdb
│  │  ├(24)traffic_light.cmp0.ddb
│  │  ├(25)traffic_light.cmp_merge.kpt
│  │  ├(26)traffic_light.db_info
│  │  ├(27)traffic_light.eda.qmsg
│  │  ├(28)traffic_light.fit.qmsg
│  │  ├(29)traffic_light.hier_info
│  │  ├(30)traffic_light.hif
│  │  ├(31)traffic_light.idb.cdb
│  │  ├(32)traffic_light.lpc.html
│  │  ├(33)traffic_light.lpc.rdb
│  │  ├(34)traffic_light.lpc.txt
│  │  ├(35)traffic_light.map.bpm
│  │  ├(36)traffic_light.map.cbp
│  │  ├(37)traffic_light.map.cdb
│  │  ├(38)traffic_light.map.hdb
│  │  ├(39)traffic_light.map.kpt
│  │  ├(40)traffic_light.map.logdb
│  │  ├(41)traffic_light.map.qmsg
│  │  ├(42)traffic_light.map_bb.cdb
│  │  ├(43)traffic_light.map_bb.hdb
│  │  ├(44)traffic_light.map_bb.logdb
│  │  ├(45)traffic_light.pre_map.cdb
│  │  ├(46)traffic_light.pre_map.hdb
│  │  ├(47)traffic_light.rpp.qmsg
│  │  ├(48)traffic_light.rtlv.hdb
│  │  ├(49)traffic_light.rtlv_sg.cdb
│  │  ├(50)traffic_light.rtlv_sg_swap.cdb
│  │  ├(51)traffic_light.sgate.rvd
│  │  ├(52)traffic_light.sgate_sm.rvd
│  │  ├(53)traffic_light.sgdiff.cdb
│  │  ├(54)traffic_light.sgdiff.hdb
│  │  ├(55)traffic_light.sld_design_entry.sci
│  │  ├(56)traffic_light.sld_design_entry_dsc.sci
│  │  ├(57)traffic_light.smart_action.txt
│  │  ├(58)traffic_light.smp_dump.txt
│  │  ├(59)traffic_light.sta.qmsg
│  │  ├(60)traffic_light.sta.rdb
│  │  ├(61)traffic_light.sta_cmp.8_slow.tdb
│  │  ├(62)traffic_light.syn_hier_info
│  │  ├(63)traffic_light.tan.qmsg
│  │  ├(64)traffic_light.tis_db_list.ddb
│  │  ├(65)traffic_light.tmw_info
│  │  └█
│  ├(3)display.v
│  ├(4)display.v.bak
│  ├(5)disp_573.v
│  ├(6)disp_573.v.bak
│  ├(7)fre_div.v
│  ├文件夹2：[incremental_db]
│  │  ├文件夹1：[compiled_partitions]
│  │  │  ├(1)traffic_light.db_info
│  │  │  ├(2)traffic_light.root_partition.cmp.cdb
│  │  │  ├(3)traffic_light.root_partition.cmp.dfp
│  │  │  ├(4)traffic_light.root_partition.cmp.hdb
│  │  │  ├(5)traffic_light.root_partition.cmp.kpt
│  │  │  ├(6)traffic_light.root_partition.cmp.logdb
│  │  │  ├(7)traffic_light.root_partition.cmp.rcfdb
│  │  │  ├(8)traffic_light.root_partition.cmp.re.rcfdb
│  │  │  ├(9)traffic_light.root_partition.map.cdb
│  │  │  ├(10)traffic_light.root_partition.map.dpi
│  │  │  ├(11)traffic_light.root_partition.map.hdb
│  │  │  ├(12)traffic_light.root_partition.map.kpt
│  │  │  └█
│  │  ├(1)README
│  │  └█
│  ├文件夹3：[simulation]
│  │  ├文件夹1：[modelsim]
│  │  │  ├(1)modelsim.ini
│  │  │  ├(2)msim_transcript
│  │  │  ├文件夹1：[rtl_work]
│  │  │  │  ├文件夹1：[contral]
│  │  │  │  │  ├(1)verilog.prw
│  │  │  │  │  ├(2)verilog.psm
│  │  │  │  │  ├(3)_primary.dat
│  │  │  │  │  ├(4)_primary.dbs
│  │  │  │  │  ├(5)_primary.vhd
│  │  │  │  │  └█
│  │  │  │  ├文件夹2：[disp_573]
│  │  │  │  │  ├(1)verilog.prw
│  │  │  │  │  ├(2)verilog.psm
│  │  │  │  │  ├(3)_primary.dat
│  │  │  │  │  ├(4)_primary.dbs
│  │  │  │  │  ├(5)_primary.vhd
│  │  │  │  │  └█
│  │  │  │  ├文件夹3：[fre_div]
│  │  │  │  │  ├(1)verilog.prw
│  │  │  │  │  ├(2)verilog.psm
│  │  │  │  │  ├(3)_primary.dat
│  │  │  │  │  ├(4)_primary.dbs
│  │  │  │  │  ├(5)_primary.vhd
│  │  │  │  │  └█
│  │  │  │  ├文件夹4：[traffic_light]
│  │  │  │  │  ├(1)verilog.prw
│  │  │  │  │  ├(2)verilog.psm
│  │  │  │  │  ├(3)_primary.dat
│  │  │  │  │  ├(4)_primary.dbs
│  │  │  │  │  ├(5)_primary.vhd
│  │  │  │  │  └█
│  │  │  │  ├文件夹5：[traffic_light_vlg_tst]
│  │  │  │  │  ├(1)verilog.prw
│  │  │  │  │  ├(2)verilog.psm
│  │  │  │  │  ├(3)_primary.dat
│  │  │  │  │  ├(4)_primary.dbs
│  │  │  │  │  ├(5)_primary.vhd
│  │  │  │  │  └█
│  │  │  │  ├(1)_info
│  │  │  │  ├文件夹6：[_temp]
│  │  │  │  │  └█
│  │  │  │  ├(2)_vmake
│  │  │  │  └█
│  │  │  ├(3)traffic_light.sft
│  │  │  ├(4)traffic_light.vo
│  │  │  ├(5)traffic_light.vt
│  │  │  ├(6)traffic_light.vt.bak
│  │  │  ├(7)traffic_light_modelsim.xrf
│  │  │  ├(8)traffic_light_run_msim_rtl_verilog.do
│  │  │  ├(9)traffic_light_run_msim_rtl_verilog.do.bak
│  │  │  ├(10)traffic_light_run_msim_rtl_verilog.do.bak1
│  │  │  ├(11)traffic_light_run_msim_rtl_verilog.do.bak2
│  │  │  ├(12)traffic_light_run_msim_rtl_verilog.do.bak3
│  │  │  ├(13)traffic_light_run_msim_rtl_verilog.do.bak4
│  │  │  ├(14)traffic_light_run_msim_rtl_verilog.do.bak5
│  │  │  ├(15)traffic_light_run_msim_rtl_verilog.do.bak6
│  │  │  ├(16)traffic_light_v.sdo
│  │  │  ├(17)vsim.wlf
│  │  │  └█
│  │  └█
│  ├(8)traffic_light.asm.rpt
│  ├(9)traffic_light.cdf
│  ├(10)traffic_light.done
│  ├(11)traffic_light.dpf
│  ├(12)traffic_light.eda.rpt
│  ├(13)traffic_light.fit.rpt
│  ├(14)traffic_light.fit.smsg
│  ├(15)traffic_light.fit.summary
│  ├(16)traffic_light.flow.rpt
│  ├(17)traffic_light.map.rpt
│  ├(18)traffic_light.map.smsg
│  ├(19)traffic_light.map.summary
│  ├(20)traffic_light.pin
│  ├(21)traffic_light.pof
│  ├(22)traffic_light.qpf
│  ├(23)traffic_light.qsf
│  ├(24)traffic_light.sdc
│  ├(25)traffic_light.sof
│  ├(26)traffic_light.sta.rpt
│  ├(27)traffic_light.sta.summary
│  ├(28)traffic_light.tan.rpt
│  ├(29)traffic_light.tan.summary
│  ├(30)traffic_light.v
│  ├(31)traffic_light.v.bak
│  ├(32)traffic_light_nativelink_simulation.rpt
│  └█
└█

FPGA模拟实现的交通灯控制系统，语言为Verilog，环境为QurtursII，默认情况下按预先设.rar (610.04 KB, 下载次数: 0, 售价: 10 积分)

2024-12-4 00:26 上传

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